Wikipedie

SPARC: Porovnání verzí

Interaktivně procházet historii
← Přejít na předchozí porovnáníPřejít na další porovnání →
Smazaný obsah Přidaný obsah
VizuálníWikitext
typografie, doplnění a stylistika
→‎Instrukční cache (I-cache): sem nepatří kibibyty
Řádek 55:
 
=== Instrukční cache (I-cache) ===
Instrukční cache je 16[[Binární předpona|KiK]][[Bajt|B]] dvoucestná skupina asociovaných [[cache]] s 32bajtovými bloky. Cache je fyzicky indexována a obsahuje fyzické tagy (značky). Skupina je předpovězena jako část z následující položky 13 bity, které se rovnají minimální velikosti stránky. I-cache vrací až 4 instrukce z 8 instrukcí široké cachovací řádky.
 
=== Celočíselná odbavovací jednotka IEU ===
Řádek 73:
 
=== Datová cache (D-cache) ===
Zapisuje průchodně, tedy bez [[alokace|alokací]] – 16 KiBKB přímé mapování cache s dvěma 16bitovými podbloky na řádek. D-cache je virtuálně indexována a fyzicky označena. Značkou je pole s dvěma úrovněmi, tedy [[aktualizace]] způsobená naplněním řádku není v rozporu s čtením značky pro přicházející nahrávání.
 
{| class="wikitable" align=right style="margin-left: 1em;"
Řádek 127:
* Volitelný formát bajtů Little- nebo Big Endian
* 64bitové ukazatele
* 16 KiBKB nebloková datová cache
* 16 kiBkB instrukční cache
** Jednocyklové sledování větvení
** 2bitová predikace větvení uvnitř cache
* Integrovaný řadič cache druhé úrovně
* Podporuje cache od 512 KiBKB do 16 MiBMB
* Blokové instrukce Load/Store
* Vysokorychlostní propojení procesoru s pamětí přenosové rychlosti
Řádek 147:
V procesoru UltraSparc II jsou na jednom čipu integrovány následující komponenty:
* Prefetch, branch prediction and dispatch unit (PDU)
* 16 kiBkB instrukční cache (I-cache)
* Memory management unit (MMU) obsahující 2 buffery o 64 položkách
** instruction translation lookaside buffer (iTLB)
Řádek 153:
* Integer execution unit (IEU) se dvěma aritmeticko-logickými jednotkami
* Load buffer a Store buffer střídající data z pipeline
* 16 KiBKB datová cache (D-cache)
* Grafická jednotka (GRU) sestavená ze dvou nezávislých spouštěcích pipeline
* Řadič externí cache (E-cache)
 
=== Instrukční cache (I-cache) ===
Instrukční cache je 16 KiBKB pseudo-dvoucestná [[asociace|asociativní]] cache s 32bajtovými bloky. Je fyzicky indexována a obsahuje fyzické značky. Nastavení je predikováno jako součást tzv. následující položky, takže k adresování [[cache]] jsou potřebné jen indexové bity adresy.
 
=== Data cache (D-cache) ===
Datová cache je typu [[write-through]], nealokující, 16 KiBKB, přímo mapovaná cache se dvěma 16bajtovými subbloky v každém řádku. Je virtuálně indexována a fyzicky značena. Pole značek je dvouportové, takže update značek nekoliduje se čtením těchto značek.
 
=== External cache unit (ECU) ===
Řádek 167:
V režimu 1–1–1 je [[SRAM]] taktována na frekvenci procesoru.
V režimu 2–2 je SRAM taktována na polovinu [[frekvence]] procesoru.
Velikost externí cache může být 512 KiBKB, 1 MiB, 2 MiB, 4 MiB, 8 MiB a 16 MiB, přičemž velikost řádku je vždy 64 bajtů. K udržení spojitosti systému se používá protokol MOESI. Externí cache je fyzicky indexována a fyzicky značena.
 
== Procesor UltraSparc III ==
Citováno z „https://cs.wikipedia.org/wiki/SPARC“