PA-RISC: Porovnání verzí

Smazaný obsah Přidaný obsah
+ Výrazné vylepšení
JAnDbot (diskuse | příspěvky)
m Odstranění linku na rozcestník DDR s použitím robota - Změněn(y) odkaz(y) na DDR RAM
Řádek 14:
V roce [[1996]] došlo k dalšímu vylepšení návrhu, nová architektura PA-RISC 2.0 byla již plně 64-[[bit]]ová. Prvním produktem této řady byl PA-8000, který obsahoval deset funkčních jednotek a aktivní proudový systém zpracování dat ([[pipelining]] system). Další změnou bylo rozdělení cache pro instrukce na části podle toho, zda jednotlivé instrukce požadují dlouhé nebo krátké časy na dokončení úlohy.
 
Model ''PA-8500'' obsahoval cache přímo v hlavním čipu, jednalo se o 1,5  [[Megabyte|MB]] cache L1 (1. úrovně), tím došlo k velkému nárůstu výkonu. S uvedením modelu došlo i k vylepšení [[Runway sběrnice]] o implementaci [[DDR RAM|DDR]], což umožnilo přistupovat do paměti rychlostí až 2GB/s. Jeho ''[[BHT]]'' (''branch history table'') se zdvojnásobila na velikost 2048 položek a ''[[TLB]]'' (''translation lookaside buffer'') se zvětšil ze 120 na 160 položek.
 
Model ''PA-8600'' je přetaktovaná verze PA-8500 s mechanismem vyprazdňování kvazi-[[LRU]] instrukční cache (''quasi-LRU instruction cache eviction policy''). Model ''PA-8700'' je taktován ještě rychleji než verze PA-8600, od které se liší pouze 2,25 MB [[L1]] cache. Také byla vylepšen mechanismus vyprazdňování kvazi-[[LRU]] instrukční cache a mechanismus předčasného načítání dat (''data prefetch capability''). Za zmínku stojí, že poměrně vysoká latence integrované L1 cache (způsobená kompromisem vzhledem k její velikosti) může poněkud limitovat výkon. Nicméně velikost cache v procesorech HP zůstává ohromující.